AMD hé lộ Zen 6: tối đa 256 nhân, tăng tốc AI và tham vọng vượt xa cuộc đua xung nhịp

AMD vừa công bố những thay đổi quan trọng của kiến trúc Zen 6, nền tảng cho thế hệ bộ xử lý máy chủ Epyc mới và sau này là chip Ryzen dành cho máy tính cá nhân. Tại sự kiện báo chí ở Las Vegas tuần trước, hãng cho biết kiến trúc này có thể nâng IPC trung bình 27% trên nhiều tác vụ trí tuệ nhân tạo và máy chủ so với Zen 5.

IPC là số lệnh bộ xử lý thực hiện được trong mỗi chu kỳ xung nhịp. Chỉ số này tăng đồng nghĩa CPU có thể hoàn thành nhiều công việc hơn ngay cả khi không tăng tần số hoạt động. Theo AMD, mức cải thiện IPC dao động từ 20% đến 31% tùy tác vụ, trong khi xung nhịp của các cấu hình được đề cập nằm trong khoảng 4,1–5,3 GHz.

Dòng chip mới còn hướng tới mức tối đa 256 nhân, nhưng cần phân biệt rõ: số nhân cao nhất, xung nhịp cao nhất và mức tăng IPC lớn nhất không cùng xuất hiện trên một mẫu sản phẩm. Đây là các đặc tính trải rộng trên những cấu hình khác nhau, thay vì thông số của một con chip duy nhất.

AMD tiếp tục chia thiết kế nhân thành hai nhánh. Zen 6 ưu tiên xung nhịp cao, còn Zen 6c ưu tiên mật độ, tức bố trí được nhiều nhân hơn trên diện tích silicon nhất định. Cách tiếp cận này đã xuất hiện từ Epyc Bergamo với nhân Zen 4c năm 2023 và được duy trì qua Zen 5c.

Điểm đáng chú ý là Zen 6 và Zen 6c dùng chung ISA — kiến trúc tập lệnh, hay tập hợp các chỉ thị mà bộ xử lý hiểu và thực thi. Nhờ đó, nhà phát triển không phải xây dựng hai hướng hỗ trợ tập lệnh riêng chỉ vì ứng dụng chạy trên nhân tiêu chuẩn hay nhân mật độ cao.

Tuy nhiên, hai loại nhân không hoàn toàn giống nhau ở bên trong. AMD điều chỉnh một số thành phần vi kiến trúc để cân bằng giữa tốc độ, khả năng xử lý công việc và điện năng. Xung nhịp vẫn là khác biệt nổi bật, nhưng không còn là yếu tố duy nhất phân biệt hai thiết kế.

Nhìn vào sơ đồ khối, Zen 6 có nhiều nét tương đồng với Zen 5. Những cải tiến quan trọng lại nằm ở cách các bộ phận phối hợp, đặc biệt là phần đầu vào của nhân — nơi chuẩn bị và cung cấp lệnh cho các khối thực thi.

Theo chuyên gia AMD Mike Clark, thiết kế đầu vào kép của Zen 5 hoạt động tốt với công việc đơn giản nhưng chưa phát huy hiệu quả tương tự khi gặp tải xử lý biến động, phức tạp hơn. Zen 6 được tinh chỉnh để phục vụ tốt hơn những tình huống này, dù thay đổi không dễ nhận ra chỉ qua sơ đồ kiến trúc.

AMD cũng chuyển sang bộ lập lịch phân tán trong luồng xử lý ngoài thứ tự. Đây là cơ chế cho phép CPU sắp xếp lại các lệnh có thể thực thi độc lập, thay vì luôn làm theo đúng thứ tự nhận được, nhằm hạn chế thời gian các khối tính toán phải chờ.

Zen 6c có hàng đợi lập lịch sâu hơn để hỗ trợ những tác vụ có độ trễ cao. Ngược lại, Zen 6 sử dụng hàng đợi nông hơn, phục vụ mục tiêu đạt xung nhịp cao với mức điện năng thấp hơn.

Ở phần thực thi, Zen 6 có thể thực hiện bốn lượt nạp dữ liệu AVX2 hoặc hai lượt nạp AVX-512 trong mỗi chu kỳ. Đây là các bộ lệnh xử lý véc-tơ, cho phép một lệnh thao tác đồng thời trên nhiều phần tử dữ liệu, hữu ích trong tính toán khoa học, đa phương tiện và AI.

Thay đổi này đặc biệt đáng chú ý với phần mềm còn dùng AVX2: khả năng nạp dữ liệu tăng có thể giúp cải thiện thông lượng mà không đòi hỏi ứng dụng phải chuyển sang AVX-512. Tuy vậy, tăng số lượt nạp không đồng nghĩa toàn bộ ứng dụng sẽ tự động chạy nhanh gấp đôi.

Zen 6 cũng hỗ trợ trực tiếp FP16, định dạng số dấu phẩy động 16 bit thường được dùng trong AI để giảm dung lượng dữ liệu và chi phí tính toán. Trước đây, việc xử lý FP16 phải dựa vào biểu diễn FP32 rộng hơn, làm hạn chế lợi ích hiệu năng của định dạng độ chính xác thấp này.

Bên cạnh đó, AMD tăng số đường thực thi VNNI-INT8 từ hai lên bốn. VNNI là nhóm lệnh hỗ trợ các phép tính thường gặp trong mạng nơ-ron; INT8 là định dạng số nguyên 8 bit. Theo hãng, thay đổi có thể giúp tăng gấp đôi thông lượng đối với những tác vụ tận dụng được các đường thực thi này.

Một thay đổi đáng chú ý khác nằm ở bộ nhớ đệm L3, vùng lưu dữ liệu gần các nhân CPU nhằm giảm số lần phải truy cập bộ nhớ chính chậm hơn. Với các thế hệ Zen 4c và Zen 5c, mỗi chiplet chứa nhiều nhân hơn nhưng không tăng tương ứng dung lượng L3, khiến lượng bộ nhớ đệm tính trên mỗi nhân thấp hơn.

Đến Zen 6 và Zen 6c, AMD đưa tỷ lệ này về cùng mức 4 MB L3 mỗi nhân. Theo cấu hình Venice được mô tả, bộ xử lý có tám chiplet CPU; mỗi chiplet tích hợp 12 nhân với 48 MB L3 hoặc 32 nhân với 128 MB L3. Chiplet là những khối silicon nhỏ được ghép lại trong một gói xử lý, thay cho việc đặt toàn bộ thành phần lên một khuôn chip lớn.

Sự đồng nhất về dung lượng L3 trên mỗi nhân giúp giảm một khác biệt quan trọng khi tối ưu phần mềm cho hai nhánh Epyc. Khách hàng chọn cấu hình nhiều nhân vẫn phải cân nhắc xung nhịp, nhưng không còn chịu mức cắt giảm L3 trên mỗi nhân như trước.

Những con số AMD công bố cho thấy Zen 6 có tiềm năng tạo bước tiến lớn trong máy chủ và điện toán đám mây. Tuy nhiên, mức tăng IPC đo được trên các tác vụ này không thể áp thẳng sang trò chơi hay ứng dụng máy tính cá nhân. Hiệu năng thực tế còn phụ thuộc vào phần mềm, hệ thống bộ nhớ và việc CPU có phải điểm nghẽn hay không.

AMD chưa công bố chi tiết Ryzen dùng Zen 6. Vì thế, kỳ vọng về xung nhịp cao hơn trên chip tiêu dùng hay mức tăng tốc chơi game vẫn cần chờ sản phẩm và phép đo cụ thể.

Ở thị trường máy chủ, hướng đi của hãng đã rõ hơn: kết hợp số nhân lớn, tập lệnh thống nhất, bộ nhớ đệm cân đối và khả năng SMT — cho phép một nhân vật lý xử lý nhiều luồng phần mềm. Những yếu tố này có thể giúp đơn giản hóa việc triển khai ứng dụng trên các cấu hình Epyc khác nhau, đồng thời tăng sức cạnh tranh với Intel. Dù vậy, mức lợi ích cuối cùng vẫn phải được kiểm chứng bằng thử nghiệm độc lập trên từng loại khối lượng công việc.