PCIe 8.0 lộ diện bản dự thảo chính thức, nhắm mốc 1 TB/giây nhưng phần cứng còn phải chờ

Nhóm phát triển chuẩn PCI Express là PCI-SIG vừa phát hành bản dự thảo 0.5 của PCIe 8.0, đánh dấu bước tiến mới cho một trong những giao tiếp quan trọng nhất của ngành máy tính. Mục tiêu của chuẩn này là đạt tốc độ truyền dữ liệu thô 256 GT/s, trong đó GT/s (gigatransfers per second) là đơn vị đo số lần truyền tín hiệu mỗi giây, thường được dùng để mô tả tốc độ của các chuẩn kết nối tốc độ cao. Với cấu hình 16 làn truyền, hay còn gọi là x16 lane, PCIe 8.0 được kỳ vọng chạm mốc băng thông hai chiều lên tới 1 TB/giây. Nói cách khác, chuẩn mới tiếp tục nhân đôi băng thông so với PCIe 7.0, tiếp nối nhịp nâng cấp quen thuộc của họ PCIe qua từng thế hệ.

Dù bản dự thảo đã chính thức được đưa ra, PCI-SIG cho biết bộ thông số hoàn chỉnh của PCIe 8.0 vẫn phải chờ tới năm 2028 mới phát hành đầy đủ. Điều đó đồng nghĩa người dùng và doanh nghiệp không nên kỳ vọng phần cứng hỗ trợ chuẩn này sẽ sớm lên kệ. Thực tế thị trường cho thấy khoảng cách giữa lúc tiêu chuẩn hoàn tất và khi sản phẩm thương mại xuất hiện thường kéo dài nhiều năm. Ví dụ, Micron mới bắt đầu sản xuất hàng loạt SSD PCIe 6.0 vào tháng 2 năm nay, trong khi chuẩn PCIe 6.0 đã được hoàn thiện từ bốn năm trước. SSD, tức ổ lưu trữ thể rắn, thường là nhóm sản phẩm đầu tiên tận dụng các chuẩn PCIe mới nhờ nhu cầu băng thông rất cao.

Độ trễ thương mại hóa càng dễ thấy khi hệ sinh thái hiện nay vẫn chủ yếu dừng ở PCIe 5.0. Các bộ xử lý tương thích PCIe 6.0 từ Intel và AMD được cho là phải tới cuối năm nay mới bắt đầu xuất hiện. Trong khi đó, phần cứng PCIe 7.0 với tốc độ 128 GT/s và băng thông tối đa 512 GB/giây nhiều khả năng cũng phải đợi đến năm 2027 sớm nhất mới ra mắt, và những thiết bị đầu tiên được dự đoán tiếp tục là SSD. Điều này cho thấy dù các tiêu chuẩn mới được công bố liên tục, tốc độ phổ cập ngoài thị trường vẫn phụ thuộc mạnh vào CPU, bo mạch chủ, bộ điều khiển lưu trữ và toàn bộ chuỗi cung ứng phần cứng.

Theo PCI-SIG, PCIe 8.0 được thiết kế để phục vụ các thị trường đòi hỏi băng thông cực lớn và độ trễ thấp như trí tuệ nhân tạo, hạ tầng trung tâm dữ liệu, mạng tốc độ cao, điện toán biên và điện toán lượng tử. Độ trễ thấp nghĩa là thời gian phản hồi của hệ thống rất ngắn, yếu tố đặc biệt quan trọng trong các cụm máy chủ AI hoặc hạ tầng xử lý dữ liệu thời gian thực. Trong bối cảnh các trung tâm dữ liệu AI hiện vẫn bị chi phối bởi công nghệ độc quyền như NVLink của Nvidia, tức giao tiếp tốc độ cao riêng để kết nối GPU và bộ tăng tốc, PCI-SIG đang tìm cách mở rộng vai trò của PCIe bằng các cải tiến mới như UIO. UIO, viết tắt của Unordered I/O, là cơ chế cho phép xử lý luồng vào/ra linh hoạt hơn thay vì bắt buộc theo đúng thứ tự, từ đó giúp tăng hiệu quả trong các tác vụ khối lượng lớn.

Dù con số 1 TB/giây rất ấn tượng, PCIe 8.0 nhiều khả năng sẽ không nhắm tới thị trường tiêu dùng đại trà trong giai đoạn đầu. Lý do là phần lớn thiết bị phổ thông hiện chưa tận dụng hết băng thông của các chuẩn đang có. Chẳng hạn, chỉ một làn PCIe 4.0 x1 đã đủ cho mạng 10 GbE, tức Ethernet 10 gigabit, vốn đã là mức rất cao với người dùng cá nhân. Nhiều card đồ họa tiêu dùng hiện cũng chỉ sử dụng 4 hoặc 8 làn PCIe thay vì toàn bộ khe x16, bởi trong đa số tình huống chúng không thu được lợi ích rõ rệt từ phần băng thông bổ sung. Điều đó cho thấy bước tiến của PCIe 8.0 sẽ trước hết phục vụ máy chủ, tăng tốc AI, lưu trữ doanh nghiệp và hạ tầng mạng chuyên dụng hơn là PC thông thường.

Về mặt kỹ thuật, PCIe 8.0 vẫn duy trì các công nghệ đã xuất hiện từ PCIe 6.0, nổi bật là PAM4 và mã hóa dựa trên Flit. PAM4, viết tắt của Pulse Amplitude Modulation 4-level, là phương pháp điều chế tín hiệu với 4 mức biên độ thay vì 2 mức như kiểu truyền thống, giúp tăng lượng dữ liệu truyền đi trên mỗi chu kỳ tín hiệu mà không cần tăng tần số quá mạnh. Trong khi đó, Flit là viết tắt của Flow Control Unit, có thể hiểu là đơn vị gói dữ liệu chuẩn hóa để kiểm soát luồng truyền. Ở đây, Flit dùng gói 256 byte và kết hợp FEC, tức Forward Error Correction, một cơ chế sửa lỗi trước giúp phát hiện và khắc phục lỗi tín hiệu ngay trong quá trình truyền. Sự kết hợp này giúp PCIe duy trì hiệu suất cao và độ trễ thấp ngay cả khi tốc độ đã tăng lên mức cực lớn.