AMD hé lộ Epyc Venice: chip máy chủ 256 nhân, băng thông bộ nhớ khổng lồ và tham vọng định hình lại trung tâm dữ liệu

AMD đang chuẩn bị tung ra thế hệ vi xử lý máy chủ Epyc Venice, dòng chip dựa trên kiến trúc Zen 6 được xem là thay đổi sâu rộng nhất của hãng kể từ Rome ra mắt năm 2019. Kiến trúc CPU, tức cách các khối xử lý, bộ nhớ đệm và kết nối nội bộ được tổ chức bên trong con chip, lần này được AMD mở rộng theo nhiều hướng cùng lúc: từ máy chủ doanh nghiệp phổ thông, điện toán hiệu năng cao HPC (High Performance Computing – tính toán cường độ lớn cho khoa học và kỹ thuật), đến AI và các hệ thống tăng tốc bằng GPU.

Tâm điểm của đợt ra mắt là nền tảng Epyc 9006 SP7. Ở cấu hình cao nhất, Venice có thể đạt 256 nhân CPU, đi kèm 16 kênh bộ nhớ DDR5 và 128 làn PCIe 6.0. ‘Làn PCIe’ có thể hiểu là các tuyến dữ liệu tốc độ cao nối CPU với GPU, SSD, card mạng và thiết bị tăng tốc khác. Việc nâng từ PCIe 5.0 lên PCIe 6.0 đồng nghĩa băng thông mỗi làn được tăng gấp đôi. Ngoài ra, chip còn hỗ trợ CXL 3.1, chuẩn kết nối cho phép CPU và thiết bị ngoại vi chia sẻ bộ nhớ linh hoạt hơn; đây là nền tảng cho các hệ thống mở rộng bộ nhớ ngoài kiểu ‘memory pooling’, nơi nhiều máy chủ có thể truy cập một cụm bộ nhớ dùng chung.

Venice không chỉ có một kiểu cấu hình. AMD chia dòng này thành hai nhánh rõ rệt: bản tối ưu mật độ nhân và bản tối ưu xung nhịp. Phiên bản 256 nhân thuộc nhóm đầu tiên, nhắm tới khối lượng công việc cần thông lượng cực lớn. Trong khi đó, bản 96 nhân có thể tăng tốc lên tới 5 GHz phục vụ các tác vụ nhạy với hiệu năng từng nhân. GHz là đơn vị đo xung nhịp, phản ánh số chu kỳ xử lý mỗi giây; mức cao hơn thường giúp cải thiện tốc độ ở các ứng dụng chưa tận dụng tốt số lượng nhân lớn.

Bên dưới nắp tản nhiệt, Venice dùng cấu trúc gồm hai die I/O và tám CCD. Die I/O là khối phụ trách giao tiếp bộ nhớ và thiết bị ngoại vi, còn CCD, viết tắt của Core Complex Die, là cụm chiplet chứa các nhân xử lý. Chiplet là cách chia một bộ xử lý lớn thành nhiều mảnh silicon nhỏ hơn để dễ sản xuất và tối ưu chi phí. So với Turin thế hệ trước, AMD tăng gấp đôi số die I/O nhưng giảm một nửa số silicon tính toán, song tổng số nhân vẫn tăng nhờ mỗi CCD nay chứa nhiều nhân hơn.

Ở thế hệ này, AMD nâng số nhân trên mỗi chiplet từ mức cũ lên 32 nhân, đồng thời tăng bộ nhớ đệm L3 dùng chung lên 128 MB cho mỗi CCD. Bộ nhớ đệm L3 là lớp cache lớn nằm gần nhân CPU, giúp giữ dữ liệu thường dùng để giảm thời gian chờ truy xuất RAM. Với tám CCD đầy đủ, một CPU Venice cao cấp có thể sở hữu tổng cộng 1 GB L3 – con số rất đáng chú ý trong thế giới CPU máy chủ. Ở nhánh tối ưu xung nhịp, mỗi CCD có 12 nhân và 48 MB L3, tức tăng khoảng 50% so với thế hệ trước nhưng vẫn ưu tiên không gian cho tốc độ cao.

Một thay đổi quan trọng nằm ở hệ thống phân cấp bộ nhớ đệm. Trước đây, các nhân Zen C – biến thể ‘compact’ hay nhỏ gọn của AMD – thường có ít L3 tính trên mỗi nhân hơn so với Zen tiêu chuẩn. Với Venice, sự khác biệt này gần như biến mất. Dù dùng CCD nào, mỗi nhân đều được ‘nuôi’ bởi ít nhất 4 MB L3 dùng chung. Điều đó có nghĩa lựa chọn giữa Zen 6 và Zen 6C giờ chủ yếu là chọn giữa mật độ nhân và xung nhịp, thay vì phải đánh đổi mạnh về cache. AMD cũng nhấn mạnh Zen 6C không giống E-core của Intel: đây không phải một vi kiến trúc khác biệt hoàn toàn, mà là cùng tập lệnh ISA (Instruction Set Architecture – bộ lệnh CPU hiểu được) nhưng được tối ưu hình dạng và tốc độ hoạt động.

Venice hỗ trợ 16 kênh DDR5 ở mức 8000 MT/s, và có thể lên tới 12.800 MT/s với MRDIMM. MT/s là số triệu lần truyền dữ liệu mỗi giây, thước đo tốc độ hiệu dụng của bộ nhớ. MRDIMM, hay Multiplexed Rank DIMM, là loại mô-đun RAM được thiết kế để tăng băng thông bằng cách tối ưu cách dữ liệu đi qua các rank bộ nhớ. Theo AMD, cấu hình này đẩy băng thông bộ nhớ lý thuyết của Venice lên 1,6 TB/s, gần gấp ba Turin. Trong bài thử STREAM Triad – benchmark lâu năm dùng để đo băng thông bộ nhớ thực tế – hãng cho biết chip đạt khoảng 1,3 TB/s.

Danh sách sản phẩm ban đầu cho thấy AMD sẽ tung ra nhiều SKU, tức mã cấu hình thương mại khác nhau, trên socket SP7. Mẫu EPYC 9996 dẫn đầu với 256 nhân, 512 luồng, xung boost tới 4,1 GHz, 1.024 MB L3 và mức điện năng mặc định 600W. Ở đầu còn lại của nhóm hiệu năng cao, các mẫu 96 nhân như EPYC 9686F có thể đạt 5 GHz, nhắm vào những hệ thống cần hiệu năng từng nhân mạnh nhưng vẫn giữ số lõi lớn. Hậu tố ‘F’ thường ám chỉ các mẫu thiên về xung nhịp cao.

AMD cũng đưa trở lại dòng Epyc X dành cho HPC dưới tên Venice-X. Điểm nổi bật của dòng này là 3D V-Cache, công nghệ đóng gói xếp chồng SRAM theo chiều dọc để tăng mạnh dung lượng cache mà không cần mở rộng diện tích đế chip quá nhiều. SRAM là loại bộ nhớ cực nhanh thường dùng làm cache. Trên Venice-X, AMD đặt thêm các khối SRAM 96 MB để mỗi CCD 12 nhân đạt tổng 144 MB L3. Tính ra, mỗi socket có thể đạt 1.152 MB L3, tương đương 12 MB cache cho mỗi nhân. Đây là cấu hình đặc biệt hấp dẫn với các bài toán như mô phỏng động lực học chất lỏng, phân tích phần tử hữu hạn hay EDA – tự động hóa thiết kế điện tử, lĩnh vực dùng phần mềm để thiết kế và kiểm tra chip, bo mạch.

So với thế hệ Epyc X trước đó, Venice-X không tăng thêm số nhân hay dung lượng L3 tối đa. Bù lại, AMD đẩy xung lên tới 5,15 GHz. Hãng đạt được điều này một phần nhờ thay đổi cách xếp SRAM: thay vì đặt lớp cache bổ sung lên trên CCD như trước, AMD đưa nó xuống dưới, giúp tối ưu tản nhiệt tốt hơn. Trong chip hiệu năng cao, chỉ vài trăm MHz bổ sung cũng có thể tạo khác biệt rõ rệt ở các ứng dụng kỹ thuật vốn phụ thuộc cả cache lẫn xung nhịp.

Không phải mọi khách hàng đều cần 16 kênh RAM và 256 nhân. Với thị trường doanh nghiệp phổ thông – nơi các máy chủ lưu trữ, cơ sở dữ liệu và ảo hóa chiếm số lượng lớn – AMD chuẩn bị dòng Epyc 9006 SP8. Các chip này có từ 8 đến 128 nhân và dùng 8 kênh DDR5. Ảo hóa là kỹ thuật cho phép một máy chủ vật lý chạy nhiều máy ảo độc lập, còn cơ sở dữ liệu và lưu trữ thường không cần băng thông bộ nhớ quá khủng như AI hay HPC. Vì vậy, cắt một nửa số kênh RAM là bước đi hợp lý để giảm độ phức tạp và chi phí nền tảng.

Dòng SP8 của AMD được cho là rất rộng, với hơn 20 mẫu khác nhau. Mẫu cao cấp nhất đạt 128 nhân, trong khi nhiều phiên bản 96, 64, 48, 32, 24, 16 và thậm chí 8 nhân phục vụ từng quy mô triển khai. Đáng chú ý, việc giảm số kênh bộ nhớ không đồng nghĩa giảm hiệu năng tính toán thuần túy: nhiều SKU SP8 vẫn có thể tăng tốc tới 5 GHz. Điều này cho phép doanh nghiệp chọn cấu hình phù hợp theo mức tiêu thụ điện, dung lượng RAM và loại ứng dụng thay vì chỉ chạy theo số nhân.

Venice không phải chip Zen 6 duy nhất trong kế hoạch của AMD. Hãng còn chuẩn bị một bộ xử lý có tên mã Verano, dự kiến ra mắt nửa cuối 2027, nhắm trực tiếp tới vai trò ‘host CPU’ cho máy chủ GPU. Host CPU là bộ xử lý trung tâm điều phối dữ liệu, tác vụ và giao tiếp cho các GPU tăng tốc. Verano được cho là có tối đa 72 nhân, xung tới 5 GHz, nhưng dùng 24 kênh LPDDR5X thay vì DDR5 RDIMM truyền thống. LPDDR5X là bộ nhớ công suất thấp thường thấy ở thiết bị di động và một số máy chủ tối ưu điện năng; ưu điểm lớn là tiết kiệm điện hơn, giúp chừa ngân sách năng lượng cho nhiều GPU hơn.

Một điểm đáng chú ý khác trên Verano là liên kết xGMI tốc độ 112 GT/s. xGMI là giao thức kết nối tốc độ cao của AMD dùng để trao đổi dữ liệu giữa CPU và GPU hoặc giữa các bộ xử lý với nhau. GT/s, hay giga-transfers per second, đo số lần truyền tín hiệu mỗi giây. Khi các cụm AI ngày càng phụ thuộc vào việc luân chuyển dữ liệu nhanh giữa bộ xử lý chủ và GPU, những liên kết như xGMI trở thành yếu tố sống còn để tránh nghẽn cổ chai.

Trong tài liệu kỹ thuật mới nhất, AMD cũng nhắm thẳng vào Nvidia Vera, bộ xử lý Arm mà đối thủ đang quảng bá cho máy chủ AI. Theo Nvidia, nhân Olympus trên Vera cho hiệu năng mỗi nhân cao hơn 1,7-1,8 lần so với Turin. AMD phản bác rằng trên bốn bài kiểm tra SPEC 2026 tương tự, mẫu Venice 96 nhân của họ cho kết quả từ ngang bằng đến cao hơn 12% so với Vera. Với SPECrate 2026 Integer – phép thử đánh giá năng lực xử lý số nguyên ở quy mô nhiều bản sao tác vụ – AMD nói Zen 6 dẫn trước khoảng 20% theo hiệu năng mỗi nhân.

Ở bài toán thông lượng tổng thể, AMD gần như chắc thắng khi đem chip 256 nhân so với Vera 88 nhân. Hãng công bố mức vượt trội 2,24 lần. Thông lượng, hiểu đơn giản là tổng khối lượng công việc hệ thống xử lý được trong một đơn vị thời gian, thường tăng mạnh khi số nhân nhiều hơn. Dù vậy, giới quan sát vẫn thận trọng với các benchmark do chính nhà cung cấp đưa ra, bởi chúng có thể được chọn lọc để làm nổi bật lợi thế riêng của từng kiến trúc.

Dù cuộc đối đầu với Nvidia thu hút chú ý, đối thủ lớn nhất của AMD trong CPU trung tâm dữ liệu vẫn là Intel. Theo các thông tin hiện có, Intel Diamond Rapids Xeon 7 cũng sẽ hướng tới cấu hình rất cao, gồm tối đa 256 nhân và 16 kênh DDR5 cùng hỗ trợ MRDIMM. Tuy nhiên, các mẫu này được cho là tập trung vào phân khúc HPC hơn là thị trường doanh nghiệp đại trà. Nếu điều đó đúng, AMD có thể nắm ưu thế về độ phủ sản phẩm và sản lượng bán ra trong phần lớn năm 2027.

Từ trước tới nay, AMD thường tái sử dụng thiết kế CCD giữa Epyc và Ryzen hoặc Threadripper. Nếu quy luật đó tiếp tục, thế hệ Ryzen kế tiếp trên desktop có thể dùng các chiplet Zen 6 tối ưu xung nhịp, đưa số nhân lên vùng 8 đến 24 nhân trong socket AM5. Xung boost 6 GHz cũng không còn là ý tưởng quá xa vời khi Zen 5 đã tiến sát 5,7 GHz. Với Threadripper, bức tranh còn rõ hơn: nhiều khả năng AMD sẽ tung ra các mẫu 96 nhân Zen 6, xung trên 5 GHz, kèm số làn PCIe và dung lượng bộ nhớ ở mức cực lớn cho người dùng chuyên nghiệp.

Dù thông số sản phẩm đã lộ diện khá nhiều, AMD vẫn chưa giải thích trọn vẹn về vi kiến trúc Zen 6. Vi kiến trúc là lớp thiết kế chi tiết quyết định cách một nhân CPU thực thi lệnh, dự đoán nhánh, nạp dữ liệu và xử lý song song. Hãng cũng chưa nói rõ vì sao cách đóng gói của Venice thay đổi đáng kể so với các thế hệ Epyc trước. Nói cách khác, thị trường đã biết khá rõ Venice sẽ có bao nhiêu nhân, bao nhiêu cache, băng thông bộ nhớ lớn đến đâu và cạnh tranh ra sao, nhưng phần hấp dẫn nhất – cách AMD đạt được tất cả điều đó – vẫn còn chờ lời giải khi chip bắt đầu đến tay khách hàng.