IBM hé lộ công nghệ chip dưới 1 nm, vạch lộ trình tiến tới kỷ nguyên 1 Angstrom

IBM vừa giới thiệu một công nghệ chế tạo chip dưới ngưỡng 1 nanomet (nm), cụ thể là 0,7 nm, tương đương 7 Angstrom (A). Angstrom là đơn vị đo cực nhỏ, bằng 0,1 nm, thường được dùng khi ngành bán dẫn tiến sát giới hạn vật lý của vật liệu. Theo IBM, công nghệ này có thể mở đường cho chip thương mại trong khoảng 5 năm tới, đồng thời đặt nền móng cho lộ trình tiếp tục thu nhỏ xuống 0,1 nm trong thập kỷ tới.

Điểm nhấn lớn nhất của tiến trình mới là khả năng tích hợp gần 100 tỷ transistor lên một khuôn silicon có kích thước cỡ móng tay. Transistor là linh kiện bán dẫn siêu nhỏ đóng vai trò như công tắc điện tử, quyết định năng lực xử lý của chip. IBM cho biết mật độ này gần gấp đôi so với công nghệ 2 nm mà hãng từng công bố vào năm 2021. Trong bối cảnh Intel và TSMC đang hướng tới các nút sản xuất 1,4 nm cho giai đoạn 2028, tuyên bố 0,7 nm của IBM cho thấy cuộc đua thu nhỏ transistor đang nóng lên rõ rệt.

Cốt lõi của đột phá lần này là kiến trúc Nanostack, một nền tảng thiết kế 3D cho phép xếp chồng transistor theo chiều dọc thay vì chỉ trải rộng trên mặt phẳng như trước. IBM sử dụng transistor hiệu ứng trường, hay FET (Field-Effect Transistor) — loại transistor phổ biến trong chip hiện đại — với hai biến thể n-type và p-type. Đây là hai loại transistor dùng electron hoặc lỗ trống để dẫn điện, và thường kết hợp với nhau để tạo nên mạch logic. Trong thiết kế mới, một lớp transistor được đặt chồng lên lớp còn lại, giúp tăng mật độ linh kiện mà không cần mở rộng diện tích khuôn chip.

IBM nhấn mạnh Nanostack không đơn thuần là xếp transistor thành nhiều lớp. Điểm khác biệt nằm ở cách các transistor lớp trên được bố trí lệch so với lớp dưới. Cách sắp xếp này cho phép mặt trước và mặt sau của từng transistor được kết nối độc lập cho tín hiệu và nguồn điện. Theo IBM, đó là một lợi thế quan trọng vì giúp giải quyết bài toán cấp điện, truyền tín hiệu và tối ưu hiệu năng khi chip ngày càng dày đặc. Đây là hướng tiếp cận phức tạp hơn nhiều so với quy trình quang khắc và khắc vật liệu truyền thống.

Một đổi mới khác trong quy trình là kỹ thuật “single dielectric bonding”, tạm hiểu là liên kết bằng một lớp điện môi đơn. Điện môi là vật liệu cách điện, được dùng trong chip để ngăn dòng điện đi sai hướng nhưng vẫn hỗ trợ cấu trúc vi mô ổn định. IBM cho biết phương pháp này cho phép tối ưu độc lập vật liệu kênh dẫn của transistor ở lớp trên và lớp dưới. Kênh dẫn là vùng mà dòng điện đi qua khi transistor hoạt động, nên việc tinh chỉnh riêng từng lớp có thể mang lại lợi ích lớn về hiệu suất và mức tiêu thụ điện.

Theo IBM, so với tiến trình 2 nm, công nghệ mới có thể mang lại hiệu năng cao hơn tới 50% hoặc cải thiện hiệu quả năng lượng tới 70%, tùy cấu hình sử dụng. Hiệu quả năng lượng ở đây có nghĩa là chip có thể hoàn thành cùng một khối lượng công việc với ít điện năng hơn, yếu tố ngày càng quan trọng trong trung tâm dữ liệu, thiết bị di động và đặc biệt là AI. IBM cho rằng đây không chỉ là một bước tiến nhỏ theo kiểu nâng cấp dần dần, mà là một cú nhảy đáng kể có thể giúp tăng sức mạnh tính toán mà không kéo theo mức tiêu thụ điện tăng tương ứng.

IBM cho biết kiến trúc mới có thể áp dụng cho nhiều loại chip như CPU, GPU, chip di động và bộ nhớ SRAM. SRAM, hay Static Random Access Memory, là loại bộ nhớ tốc độ cao thường nằm rất gần lõi xử lý để lưu dữ liệu tạm thời, giúp tăng tốc truy cập. Hãng nói các thử nghiệm ban đầu cho thấy khả năng thu nhỏ SRAM thêm khoảng 40%. Đây là chi tiết đáng chú ý vì nhiều bộ tăng tốc AI hiện nay phụ thuộc rất lớn vào SRAM để giữ dữ liệu gần bộ xử lý, giảm độ trễ và tiết kiệm năng lượng so với việc liên tục truy xuất bộ nhớ ngoài.

Dù không còn trực tiếp sản xuất chip như trước, IBM vẫn giữ vai trò quan trọng ở mảng nghiên cứu công nghệ nền tảng. Công ty cho biết kiến trúc nanosheet do họ tiên phong trước đây hiện đã được các xưởng đúc bán dẫn hàng đầu áp dụng. Nanosheet là kiểu transistor trong đó kênh dẫn được tạo thành từ các “tấm” vật liệu siêu mỏng, giúp kiểm soát dòng điện tốt hơn khi transistor tiếp tục thu nhỏ. Với Nanostack, IBM muốn kéo dài đà thu nhỏ đó thêm ít nhất một thập kỷ nữa, hướng tới cột mốc 1 Angstrom.

IBM gọi Nanostack là thiết kế 3D đầu tiên của ngành dựa trên transistor nanosheet, nhưng ý tưởng xếp chồng transistor không hoàn toàn mới. Intel từng nói về công nghệ transistor 3D từ năm 2023, dù chưa thương mại hóa. Huawei cũng đã giới thiệu khái niệm LogicFolding, trong đó hai tấm wafer — tức các đĩa silicon dùng để chế tạo chip — được ghép lại với nhau. Điều này cho thấy toàn ngành đang tìm kiếm những con đường mới vượt qua giới hạn của việc thu nhỏ theo kiểu truyền thống.

Khi được hỏi xưởng đúc nào có thể đưa công nghệ dưới 1 nm của IBM vào sản xuất, đại diện hãng không nêu cụ thể mô hình kinh doanh. Tuy nhiên, IBM cho biết hiện họ đang tập trung hỗ trợ Rapidus phát triển năng lực sản xuất 2 nm tại Nhật Bản. Rapidus là xưởng đúc bán dẫn được chính phủ Nhật hậu thuẫn, với mục tiêu phục hồi vị thế của nước này trong ngành công nghiệp chip. Trong bối cảnh chuỗi cung ứng bán dẫn toàn cầu đang được tái cấu trúc, những liên minh công nghệ như vậy có thể đóng vai trò quan trọng trong việc biến các ý tưởng nghiên cứu thành sản phẩm thực tế.

Tuyên bố của IBM cho thấy ngành bán dẫn đang tiến gần hơn tới một giai đoạn mới, nơi các khái niệm như Angstrom, cấu trúc 3D và tối ưu vật liệu ở cấp nguyên tử dần trở thành hiện thực kỹ thuật thay vì chỉ là lý thuyết. Dẫu vậy, từ phòng thí nghiệm đến sản xuất hàng loạt vẫn là một chặng đường dài, đòi hỏi quy trình chế tạo cực kỳ chính xác, thiết bị quang khắc tiên tiến và chi phí đầu tư khổng lồ. Dù chưa thể khẳng định khi nào chip 0,7 nm sẽ xuất hiện trên thị trường, IBM rõ ràng đã gửi đi một thông điệp mạnh mẽ: cuộc đua hậu 2 nm không còn là chuyện viễn tưởng.